<<
>>

Цикл чтения синхронных шин

Рассмотрим изображенную на рис. 10.1 упрощенную временную диаграмму цик- ла чтения шины. В некоторый момент времени £a процессор выставляет на ад- ресные линии шины адрес байта, который нужно прочитать в оперативной памя- ти.
Так же, как в описанной в 7.3 диаграмме цикла памяти, на стабилизацию адреса уходит некоторое время. Когда адрес стабилизируется, процессор форми- рует нулевое значение управляющего сигнала MEMR# (от memory read — чтение из памяти). Этот сигнал сообщает всем присоединенным к шине устройствам, что процессор запрашивает данные из оперативной памяти. Напоминаем: знак # в названии управляющего сигнала означает, что активным, то есть приводящим в действие, является его нулевое значение.

Рис. 10.1. Цикл чтения синхронной шины с одним тактом ожидания

В момент tт стабилизации указанного сигнала контроллер оперативной памяти получает по шине сигнал о том, что есть запрос на чтение из памяти, а также ад- рес требуемого байта.

С этого момента начинается цикл памяти — контроллер вместе с микросхемой начинают формировать ответ.

Предположим, что ответ (затребованный из оперативной памяти код) стабили- зируется на шине данных только к моменту ty в третьем такте цикла, то есть цикл памяти длится от tт до £v. Следовательно, в течение второго такта все устройства, участвующие в обмене, должны ждать получения ответа.

Контроллер памяти «знает» временные характеристики микросхем памяти. Чтобы процессор напрасно не ждал ответа и мог заняться выполнением других действий, контроллер формирует на шине управляющий сигнал WAIT# (от wait — ожи- дание), занимающий столько тактов, сколько должен ждать ответа процессор.

В ситуации, изображенной на рис. 10.1, сигнал WAIT# длится один такт.

В момент времени td биты передаваемого кода появляются на шине, и после того как к моменту iv закончится период их стабилизации, процессор переводит управляющий сигнал MEMR# в неактивное состояние. После окончания этого такта шина готова к выполнению нового цикла чтения или записи. Цикл записи не имеет принципиальных отличий от цикла чтения и потому здесь не рассмат- ривается.

Обсуждаемый цикл шины занимает три такта. Если микросхема памяти обла- дает меньшим быстродействием и цикл памяти длится дольше, то цикл шины может занять четыре и более тактов процессора. Если микросхема памяти ра- ботает быстрее и цикл памяти укладывается в один такт, то цикл шины может занять всего два такта, так как вводить такт пропуска с помощью сигнала WAIT# не нужно. Еще более быстрые микросхемы памяти при рассмотренной струк- туре цикла шины не приведут к дальнейшему улучшению эффективности, так как цикл с такой структурой в любом случае не может занимать меньше двух тактов.

Преимуществом синхронных шин является более простая и дешевая их реали- зация. Поэтому они распространены довольно широко. Вместе с тем у синхрон- ных шин имеется ряд недостатков. К ним относится снижение общей эффек- тивности передач, вызванное тем, что цикл шины может занимать только целое количество тактов. Пусть, например, процессор и микросхема памяти способны закончить обмен за 2,1 такта, но так как цикл шины может занимать только це- лое количество тактов, он займет три такта. Следовательно, процессор и па- мять потеряют 0,9 такта на вынужденное ожидание при выполнении каждой операции обмена, то есть общее снижение эффективности за счет этого простоя составляет примерно 43 %. Следует также упомянуть вынужденную подстройку быстродействия шины к скорости самого медленного из подсоединенных к ней передающих устройств.

10.1.2.

<< | >>
Источник: Степанов А. Н.. Архитектура вычислительных систем и компьютерных сетей. 2007

Еще по теме Цикл чтения синхронных шин:

  1. Отрицательные стороны синхронных игр
  2. 2. Синхронные игры
  3. Диахронное и синхронное сравнение
  4. 9.7.2. Шаг второй: сформулируйте цель чтения
  5. Рекомендуемые для чтения и прослушивания материалы
  6. Издания Ф. В. Булгарина и Н. И. Греча и журнал «Библиотека для чтения»
  7. Когда нарушается цикл
  8. ЦИКЛ
  9. Цикл вины
  10. Цикл 2х7
  11. Смотрим в книгу, видим фигу сеанс синхронного психоанализа
  12. Эволюционный цикл
  13. Универсальный цикл
  14. Глава 5 СЕМЕЙНОЕ ВДИНСТВО И ЖИЗНЕННЫЙ ЦИКЛ СЕМЬИ