<<
>>

Синхронные шины

В качестве примера того, как работает асинхронная шина, рассмотрим временную диаграмму на рис. 3.35. В этом примере мы будем использовать задающий генератор на 100 МГц, который дает цикл шины в 10 нс.
Хотя может показаться, что шина работает медленно по сравнению с процессорами на 3 ГГц и выше, не многие современные шины работают быстрее. Например, популярная шина PCI работает с частотой 33 МГц или 66 МГц. О причинах такой низкой скорости современных шин уже рассказывалось: к ним можно отнести такие технические проблемы, как перекос шины и необходимость совместимости.

В нашем примере мы предполагаем, что считывание информации из памяти занимает 15 нс с момента установки адреса. Как мы скоро увидим, понадобится три цикла шины, чтобы считать одно слово. Первый цикл начинается на фронте отрезка Ть а третий заканчивается на фронте отрезка Т4, как показано на рис. 3.35. Отметим, что ни один из фронтов и спадов не нарисован вертикальным, потому что ни один электрический сигнал не может изменять свое значение за нулевое время.

В нашем примере мы предполагаем, что для изменения сигнала требуется 1 нс. Генератор и линии адреса и данных, а также линии MREQ, RD, WAIT показаны в том же масштабе времени.

Начало Tt определяется фронтом генератора. За время центральный процессор помещает адрес нужного слово на адресные линии. Поскольку адрес представляет собой не одно значение (в отличие от генератора), мы не можем показать его в виде одной линии на схеме. Вместо этого мы показали его в виде двух линий с пересечениями там, где этот адрес меняется. Серый цвет на схеме показывает, что в этот момент не важно, какое значение принял сигнал. Используя то же соглашение, мы видим, что содержание линий данных не имеет значения до отрезка Т3.

Рис. 3.35. Временная диаграмма процесса считывания на синхронной шине

После того как у адресных линий появляется возможность приобрести новое значение, устанавливаются сигналы MREQ и RD. Первый указывает, что осуществляется доступ к памяти, а не к устройству ввода-вывода, а второй — что осуществляется чтение, а не запись. Поскольку после установки адреса считывание информации из памяти занимает 15 нс (часть первого цикла), память не может передать требуемые данные за период Т2. Чтобы центральный процессор не ожидал поступления данных, память устанавливает сигнал WAIT в начале отрезка Т2. Это означает ввод периодов ожидания (дополнительных циклов шины) до тех пор, пока память не сбросит сигнал WAIT. В нашем примере вводится один период ожидания (Т2), поскольку память работает слишком медленно. В начале отрезка Т3, когда есть уверенность в том, что память получит данные в течение текущего цикла, сигнал WAIT сбрасывается.

Во время первой половины отрезка Т3 память помещает данные на информационные линии. На спаде отрезка Т3 центральный процессор стробирует (то есть считывает) информационные линии, сохраняя их значения во внутреннем регистре. Считав данные, центральный процессор сбрасывает сигналы MREQ и RD. В случае необходимости на следующем фронте может начаться еще один цикл памяти. Эта последовательность может повторяться бесконечно.

Далее проясняется значение восьми символов на временной диаграмме (см. рис. 3.35) — они перечислены в табл. 3.4. ТАЕ), например, — это временной интервал между фронтом Т1 и установкой адресных линий. В соответствии с требованиями синхронизации ТАО < 4 нс. Это значит, что производитель процессора гарантирует, что во время любого цикла считывания центральный процессор сможет выдать требуемый адрес в пределах 11 нс от середины фронта

Таблица 3.4.
Некоторые временные характеристики процесса считывания на синхронной шине
Символ Значение Минимум Максимум Единицы

измерения

"Г/ш Задержка выдачи адреса 4 нс
Тмь Промежуток между стабилизацией адреса и установкой сигнала МРЕО 2 НС
Тм Промежуток между спадом синхронизирующего сигнала в цикле "Л и установкой сигнала МРЕО 3 НС
Тяь Промежуток между спадом синхронизирующего сигнала в цикле Т^ и установкой сигнала ИР 3 НС
ТйБ Период передачи данных до спада синхронизирующего сигнала 2 НС
Тмн Промежуток между спадом синхронизирующего сигнала в цикле Т3 и сбросом сигнала МИЕО 3 НС
Тян Промежуток между спадом синхронизирующего сигнала в цикле Т3 и сбросом сигнала ИО 3 НС
Тон Период продолжения передачи данных с момента сброса сигнала ИО 0 НС

Условия синхронизации также требуют, чтобы данные поступали на информационные линии по крайней мере за 2 нс (Т08) до спада Т3, чтобы дать данным время установиться до того, как процессор начнет их стробировать. Сочетание ограничений на ТАО и Тез означает, что в худшем случае в распоряжении памяти будет только 25 - 4 - 2 = 19 нс с момента появления адреса и до момента, когда нужно выдавать данные.

Поскольку достаточно 10 нс, память даже в самом худшем случае может всегда ответить за период Т3. Если памяти для считывания требуется 20 нс, то необходимо ввести второй период ожидания, и тогда память ответит в течение Т4.

Требования синхронизации гарантируют, что адрес будет установлен по крайней мере за 2 нс до того, как появится сигнал М11Е(). Это время может быть важно в том случае, если М11Е() инициирует выбор элемента памяти, поскольку некоторые типы памяти требуют определенного времени на установку адреса до выбора элемента памяти. Ясно, что разработчику системы не следует выбирать микросхему памяти, которой нужно 3 нс на установку.

Ограничения на Тм и TRL означают, что сигналы MREQ и RD будут установлены в пределах 3 нс от спада В худшем случае у микросхемы памяти после установки сигналов MREQ и RD останется всего 10 + 10 - 3 - 2 = 15 нс на передачу данных по шине. Это ограничение вводится дополнительно по отношению к интервалу в 15 нс и не зависит от него.

Интервалы Тмн и TRH определяют, сколько времени требуется на отмену сигналов MREQ и RD после того, как данные стробированы. Наконец, интервал Т0н определяет, сколько времени память должна держать данные на шине после снятия сигнала RD. В нашем примере при данном процессоре память может удалить данные с шины, как только сбрасывается сигнал RD; в случае других процессоров данные могут сохраняться еще некоторое время.

Необходимо подчеркнуть, что наш пример представляет собой весьма упрощенную версию реальных временных ограничений. В действительности таких ограничений гораздо больше. Тем не менее этот пример наглядно демонстрирует, как работает синхронная шина.

Отметим, что сигналы управления могут задаваться низким или высоким напряжением. Что является более удобным в каждом конкретном случае, должен решать разработчик, хотя, по существу, выбор произволен. Такую свободу выбора можно назвать «аппаратным» аналогом ситуации, при которой программист может представить свободные дисковые блоки в битовом отображении как в виде нулей, так и в виде единиц.

<< | >>
Источник: Таненбаум Э.. Архитектура компьютера. 5-е изд. 2007

Еще по теме Синхронные шины:

  1. Отрицательные стороны синхронных игр
  2. 2. Синхронные игры
  3. Диахронное и синхронное сравнение
  4. Смотрим в книгу, видим фигу сеанс синхронного психоанализа
  5. Как изменить в желаемом направлении поведение допрашиваемого
  6. Внутреннее и внешнее сравнение
  7. Тема 2. Методология сравнительного правоведения
  8. Монтаж
  9. Ключ
  10. Милосердие
  11. Информационная пауза.
  12. Конспект – золото студента
  13. Задний аспект — 4Б
  14. Оплавленный кристалл
  15. ЭПИЛОГ